作者：电子创新网张国斌
目前，AI正与EDA加入融合，当AI进入芯片设计，真正值得关注的，不是它能生成多少行代码、调用多少种工具，而是它能不能接下一项真实的工程任务，发现问题、调整方案，再通过验证把结果交付出来。
在2026湾芯展期间，电子创新网举办了一场独特的沙龙活动--EDA生产力智能体沙龙，在本次沙龙上，合见工软、硅芯科技、玖熠科技、珠海芯聚、伴芯科技等分别展示了各自的探索。
电子创新网CEO张国斌指出40年前，EDA的诞生推动了芯片设计从手工走向自动化，从局部优化走向复杂系统的协同设计，今天，40年后，人工智能特别是智能体的出现，正在开启EDA发展的又一个重要阶段。而智能体带来的变化，绝不仅仅是让AI帮工程师写几行代码、查几份文档。我们真正值得关注的是：AI能不能理解设计意图，能不能调用专业EDA工具，能不能根据运行结果自主分析、调整方案，并通过验证形成一个完整的工程闭环？这才是EDA智能体真正的技术挑战，也是这场沙龙希望深入探讨的问题。
东南大学副研究员李兴权博士在发言中指出，从RTL设计与验证，到DFT可测性设计、模拟电路生成、3D IC设计，再到临近流片阶段的ECO工程变更，AI智能体正在尝试进入芯片研发的多个关键环节。
他指出一个更值得关注的趋势正在浮现：EDA智能体的竞争，正从单点AI功能，转向组织可验证的设计过程；EDA系统本身，也可能从面向固定流程的工具平台，演进为能够支持智能体自主决策与探索的基础设施。如果说当前阶段的主要任务，是让智能体学会调用EDA工具、理解日志并组织工作流，那么更进一步的发展方向，是让EDA系统本身原生支持智能体的决策、探索和验证。
李兴权将这一演进概括为三个阶段：传统EDA、EDA Agent，以及Agent-Native EDA。传统EDA以算法和固定流程为中心；EDA Agent让智能体调用现有工具、读取执行结果并推动流程自动化；Agent原生EDA则进一步重构系统，使智能体能够直接感知设计状态、组合算法与算子，并在约束条件下持续探索和优化。
技术路线逐渐清晰之后，如何评价EDA智能体，也成为产业必须解决的问题。智能体评测需要从单一指标走向更完整的工程评价。一方面，要检验最终设计是否满足功能、时序、功耗、面积和物理规则等要求；另一方面，还要记录完成任务所需的时间、计算资源、工具调用次数和人工介入程度。
更重要的是，需要考察智能体在不同设计、不同约束和不同工具环境中的稳定性，以及出现失败后能否准确定位问题、回滚修改并恢复执行。对于未来的Agent原生EDA，李兴权提出了分阶段的演进方向：近期完善语义化工具供给，先在局部任务中验证可重复的净收益；中期根据任务需求动态组合工具和执行流程；更长期则探索工具与策略的受控协同演进，让系统能够从失败轨迹中提出新的工具或策略，再通过反例、回归测试和版本管理决定是否纳入能力库。
这是一条需要持续验证的技术路线，而不是已经完成的产业转型。
他表示从更大的视角看，EDA智能体的意义也不只是提升某个工程师的工作效率。它有可能改变设计资源的组织方式，让更多工程任务能够由智能体承担，把工程师的精力集中到目标定义、关键决策和最终验收上。但这场变革能走多远，最终仍取决于一个朴素的标准：智能体能否在真实设计中持续交付正确、可验证、可复用的结果，并且让整个工程流程变得更高效。
从RTL生成到验证：让AI设计接受工程检验
合见工软展示的UniVista Design Agent（UDA）3.0，体现了智能体向完整设计流程延伸的思路。
合见工软EDA软件产品AE刘万江现场演示了数字设计AI智能平台UniVista Design Agent（UDA）3.0的工作过程。该演示没有停留在产品介绍和功能展示，而是直接进入芯片设计任务：通过自然语言输入设计需求，由智能体自主规划工作流程、生成多个子智能体，调用EDA工具完成RTL设计、代码检查、仿真验证、调试修复、覆盖率分析及PPA评估等任务。
这条流程的重点，不只是AI能够生成RTL，而是生成之后还有一系列检查与反馈。当仿真发现问题，系统需要继续调试和修改，再通过工具验证结果，而不是将第一版输出直接视为最终答案。
在本次演示中，多智能体协同是一个值得关注的技术环节。刘万江展示了UDA 3.0根据工作流生成多个子Agent的过程。演示中，系统生成了11个Agent，并通过任务规划和流程编排，将整体设计任务拆解为不同阶段的工作。
与单一AI模型直接生成代码不同，多智能体架构强调任务分工和协同执行。不同子Agent可以承担需求分析、设计规格细化、模块生成、验证、调试或结果分析等工作，并根据任务需要调用不同的大模型。
据他介绍，UDA 3.0通过增强Harness Engineering能力，改善对复杂任务和长程任务的支持。这里的关键不仅是让模型具备推理能力，还需要为其建立相应的执行框架，使任务能够按照一定的流程推进，并在不同阶段管理输入、输出和执行状态。
从DFT到3D IC：把工程经验转化为可执行能力
在2026深圳湾芯展同期举办的EDA生产力智能体沙龙上，玖熠科技战略总监赵瑜斌现场预发布玖熠科技 ADFT（Agentic Design for Testability）技术体系与DFT人工智能平台，首次公开 AutoDebug、Workflow、Direct TPI、Yield Diag、Ragbot 五大智能体能力，覆盖DFT签核级报错自治修复、全流程智能编排、测试点插入 AI 协同、晶圆级诊断分析与知识库运营的闭环链路。
这套能力体现的关键数字包括：
- 测试点插入可测性增益达32.8%
- 面积开销仅3.9%
- 单次推理4.3秒
- 660+条DRC规则自主追因并修错
- 晶圆级诊断把原本过周的分析压缩到数小时
- DFT 知识库囊括95%的常见解决方案。
赵瑜斌在本次生产力智能体EDA+AI活动上首次公开展示玖熠人工智能平台。平台的五大能力共享同一DFT数据底座，可独立解耦、按需组合，赋能工程大幅降低流程切换成本。赵瑜斌表示，国产Agentic DFT现阶段的目标是帮助工程师客户节省复杂的DFT规划和手动流程、实现更高的签核效率、更低的测试设计成本和构建便捷的诊断与良率分析系统。
他表示玖熠科技希望改变传统DFT工作高度依赖人工操作与个人经验的模式，让工程师从重复性操作中解放出来，同时把解决问题的经验沉淀为可复用的工程知识。这套方案真正值得关注的，不只是AI能够调用DFT工具，而是它开始尝试把“发现问题—分析原因—执行修复—验证结果—沉淀经验”串成一个闭环。
他表示玖熠尝试将工具调用、工作流编排、自动修复和知识库结合起来，让智能体参与测试点插入、问题处理和故障诊断。现场案例中，故障覆盖率指标从92.24%提升至92.78%，同时通过知识库沉淀修复过程，为后续任务提供参考。
这条路线的意义，在于把部分原本依赖资深工程师经验的操作和判断逐步结构化。但DFT智能体能否真正提高生产力，还需要结合测试覆盖率、测试成本、诊断准确性和实际项目结果综合评估。
硅芯科技的创始人、首席科学家兼CEO赵毅博士分享的AI+3D IC，则面对更加复杂的系统级设计问题。
3D IC涉及多Die协同、互连、工艺约束、热管理，以及信号和电源完整性等因素。一个局部问题的修复，可能影响其他设计环节，因此仅仅识别违规并不足够。
硅芯科技展示的CHIPS-Z智能体尝试分析和修复LVS、DRC相关问题。其探索重点不仅是处理错误，还包括分析问题产生的原因，并将结果反馈到后续设计流程。
对于复杂芯片设计，自动修复只是起点。智能体能否理解问题背后的工程约束，并通过物理设计和验证确认修改有效，才是决定其实际价值的关键。
从生成电路到物理验证：模拟设计需要更强的闭环
珠海芯聚联合创始人赵哲分享的世界模型驱动模拟电路设计，聚焦另一个核心问题：AI生成的电路，如何证明它不仅在形式上成立，而且能够满足实际设计要求？
模拟电路设计需要综合考虑拓扑结构、晶体管尺寸、偏置条件、增益、带宽、功耗和稳定性，并适配具体工艺平台。即使AI能够生成电路结构，也不意味着电路就能满足性能指标。
珠海芯聚尝试将AI模型、智能体与自研物理仿真能力结合，通过仿真反馈推动设计迭代，并交付网表、电路图、仿真波形和性能指标等设计数据。
其演讲还介绍了自研CNS-SPICE仿真引擎，并提出生成式设计场景下的仿真吞吐能力优势。对于这类性能数据，仍需结合电路规模、精度、收敛条件和测试方法具体评估。
这一方向的关键，是把AI生成与物理验证结合起来。模拟电路设计不能仅凭模型判断结果是否合理，最终仍要依赖仿真和工艺约束检验。只有当生成结果能够经过验证，并形成工程上可继续使用的设计资产，AI才真正进入了模拟设计流程。
从RTL修改到物理签核：智能体开始挑战后端硬骨头
伴芯科技李邦祥展示的PDcrew.ECO Agent，将智能体带到了芯片设计后期一个更具时间压力的场景。
ECO，即工程变更，通常发生在设计已经推进到较后阶段时。此时即使只是修改少量RTL代码，也可能影响已有的网表、布局布线和时序结果。越接近流片，设计修改的自由度越小；如果进入光罩阶段，还可能受到可修改金属层和通孔层的限制。
伴芯科技尝试让ECO智能体从功能正确的RTL修改出发，推进逻辑补丁、物理实现、时序与设计规则修复，并通过后续验证完成设计收敛。
这与单纯自动调用EDA工具不同。实际工程中，工具执行后可能出现时序问题、DRC违规或布线困难，智能体还需要根据反馈继续分析和修复。
伴芯科技披露的五个混合信号设计案例均在一天内完成ECO收敛与签核。其中一个案例的逻辑补丁变更数从341降至83，另有案例从468降至102。这些数据体现了智能体在特定项目中优化补丁规模、推进困难任务的能力，但并不意味着所有ECO都能达到相同的周期和效果。
对于接近流片的芯片项目，ECO智能体的价值不只是节省操作时间，更在于提高困难任务的可完成性，减少反复调试，并尽可能降低设计变更对既有成果的扰动。
EDA智能体的下一阶段：从工具自动化走向工程闭环
把五家企业的探索放在一起看，可以发现EDA智能体正在沿着不同路径进入芯片研发流程。
合见工软关注设计生成与验证的协同；玖熠半导体尝试将DFT流程、问题处理和工程知识沉淀结合；硅芯科技探索复杂3D IC问题的分析与修复；珠海芯聚把AI生成与模拟电路物理仿真连接起来；伴芯科技则瞄准后端ECO这一对时间、资源和设计约束高度敏感的工程任务。
这些方向并不相同，但都指向一个共同变化：AI开始从局部辅助工具，向能够组织多个专业环节的工程智能体演进。
在沙龙最后压轴环节，开源项目Corss-V验证负责人穆洋现场演示了利用芯片智能体完成基于RISC-V内核的SoC验证全流程实战，她展示了其芯片验证智能体“牛也”。在现场演示中，该智能体围绕一个RTL模块，串联起测试点分解、验证环境生成、EDA工具调用、仿真迭代、覆盖率收敛及形式验证等环节，最终形成包含问题记录、测试点追踪、覆盖率状态和验证结论的交付报告。
在现场演示中，工程师只需提出验证需求，智能体便会根据指定模块及相关文件生成任务书，明确输入信息、任务边界、执行流程、仿真环境、验证要求和最终交付目标。
据穆洋介绍本次演示选取的模块包含约1880行RTL代码、约370行设计规格文件，以及两份指令级文档。演示者表示，对于有一定经验的工程师，从头理解规格与RTL、梳理测试点、搭建环境，再经过仿真调试和覆盖率收敛，可能需要数周乃至数月。
相比之下，此次智能体任务的完整回放显示，AI实际工作时间约为3小时54分钟；若计入人工决策、波形确认等环节，整个任务从开始到完成约耗时8个半小时。需要说明的是，这属于特定模块和演示环境下的结果，并不意味着所有芯片验证任务都能达到相同效率。
整个流程首先从理解设计开始。主Agent派发子Agent，分别读取RTL代码与设计规格文件，对设计行为和验证要求进行分析。随后，主Agent汇总不同子Agent的分析结果，交叉检查并整合信息，形成测试点分解方案。
据现场介绍，系统最终生成了包含400多项检查内容的测试点分解与检查清单。不同模块需要检查的项目并不完全相同，实际执行时仍需根据模块特征确定适用范围。
测试点分解完成后，智能体继续调用相应技能生成验证环境，并进入EDA工具执行阶段。编译、仿真、覆盖率分析等任务不再只是由工程师手动串联，而是被组织进一套相对完整的智能体工作流。
从任务书到测试点分解，再到环境生成和工具执行，这套流程的关键在于：智能体不只负责生成某一份代码或文档，而是要把各阶段的输入、输出和后续任务连接起来。
本次EDA生产力智能体沙龙是业内首次举办有关芯片设计智能体演示的活动，收到了很多IC设计公司的关注，现场一些IC设计师表示，目前正在寻找类似的智能体提高设计效率，希望国产EDA智能体能大量进入工程实用阶段。
当然，芯片设计是一项对正确性和可靠性要求极高的工作。智能体能否稳定处理复杂任务，能否适配不同工艺、设计规模和EDA工具链，能否在提高效率的同时保证最终结果，仍需要更多实际项目验证。人工审核、形式验证、物理仿真和最终签核也不会因为引入智能体而失去意义。
因此，判断EDA智能体是否真正创造了生产力，不能只看演示有多流畅、调用了多少工具，或者单项任务快了多少，而应该看它能否在真实项目中完成原本难以自动化的工作，并交付经过验证的结果。
当智能体能够把设计意图、专业工具、工程约束和验证结果串联起来，EDA自动化的边界才有机会进一步扩展。这或许正是生产力智能体对芯片产业最值得期待的价值。
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